Einheitliche Modellierung mit VHDL-A

Der Bedarf einer einheitlichen Modellierung ist bereits hinlanglich aufgezeigt worden. Mit IEEE PAR 1076.1, der analogen Erweiterung zu VHDL, erscheint diese Aufgabe losbar zu sein und eine geeignetet Basis fur Anwender und Werkzeugmacher zu liefern. Dies Papier diskutiert die Konzepte der Sprache in Hinblick auf den Entwurf von Steuerungs- und Regelungssystemen.